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이 책은 Verilog HDL의 RTL 합성에 대한 실질적이고 유용한 지침서이다. 합성 가능한 다양한 Verilog HDL 예제 코드가 소개되어 있으며, 합성 시스템에 의해 지원되는 Verilog 구성자들에 대해 보다 더 자세히 소개하고 있다. 또한 설계자의 설계 의도와 다르게 합성된 설계 모델의 기능적 불일치에 대해 그 원인을 자세히 설명하며, 이를 예방하기 위한 다양한 설계 권고 사항들을 담았다.

CHAPTER 1 BASICS
1.1 합성이란 무엇인가?
1.2 설계과정에서의 합성
1.3 논리값 시스템
1.4 비트 폭(Bit-Widths)
1.4.1 자료형
1.4.2 상수
1.4.3 인자
1.5 하드웨어 모델에서의 값 저장자

CHAPTER 2 VERILOG CONSTRUCTS TO GATES
2.1 연속 할당 문장
2.2 절차적 할당 문장
2.2.1 Blocking 절차적 할당
2.2.2 Non-blocking 절차적 할당
2.2.3 할당의 대상
2.2.4 할당의 제약 사항들
2.3 논리 연산자
2.4 산술 연산자
2.4.1 부호가 없는 산술연산 (Unsigned Arithmetic)
2.4.2 부호를 가지는 산술 연산(Signed Arithmetic)
2.4.3 Carry 모델링
2.5 관계 연산자
2.6 동등 연산자
2.7 쉬프트 연산자
2.8 벡터 연산
2.9 부분 선택
2.10 비트 선택
2.10.1 상수형 인덱스
2.10.2 수식에서의 비상수형 인덱스
2.10.3 대상에서의 비상수형 인덱스
2.11 조건식
2.12 Always 문장
2.13 If 문장
2.13.1 If 문장에서의 래치 생성
2.14 Case 문장
2.14.1 Casez 문장
2.14.2 Casex 문장
2.14.3 Case 문장으로부터의 래치
2.14.4 Full Case
2.14.5 Parallel Case
2.14.6 비상수 case 아이템
2.15 래치 생성에 대한 추가 사항
2.15.1 비동기적 Preset과 Clear의 래치
2.16 반복 문장
2.17 플립플롭 모델링
2.17.1 다중 클록(multiple clock)
2.17.2 다중 단계(multi-phase) 클록
2.17.3 비동기적 Preset과 Clear
2.17.4 동기적 Preset과 Clear
2.18 Blocking과 Non-blocking 할당 문장에 대한 추가 사항
2.19 함수
2.20 작업
2.21 x와 z 값의 사용
2.21.1 Unknown x 값
2.21.2 High-impedance z 값
2.22 게이트 레벨 모델링
2.23 모듈 사례화 문장
2.23.1 사전 정의된 블록의 사용
2.24 인자화된 설계

CHAPTER 3 MODELING EXAMPLES
3.1 조합회로의 모델링
3.2 순차회로 모델링
3.3 메모리 모델링
3.4 Boolean 식의 표현
3.5 유한 상태 기계(FSM, Finite State Machine)의 모델링
3.5.1 Moore FSM
3.5.2 Mealy FSM
3.5.3 상태의 표현
3.6 Universal Shift Register (USR) 모델링
3.7 ALU 모델링
3.7.1 인자화된 ALU
3.7.2 단순 ALU
3.8 카운터 모델링
3.8.1 이진 카운터(Binary Counter)
3.8.2 Modulo-N 카운터
3.8.3 존슨 카운터
3.8.4 Gray 카운터
3.9 인자화된 가산기의 모델링
3.10 인자화된 비교기의 모델링
3.11 디코더 모델링
3.11.1 단순 디코더
3.11.2 이진 디코더
3.11.3 존슨 디코더
3.12 멀티플렉서 모델링
3.12.1 단순 멀티플렉서
3.12.2 인자화된 멀티플렉서
3.13 인자화된 패리티 생성기 모델링
3.14 3 상태 게이트의 모델링
3.15 3개의 연속된 1을 검출하는 회로 모델링
3.16 Factorial 모델
3.17 UART 모델
3.18 블랙잭(Blackjack) 모델

CHAPTER 4 MODEL OPTIMIZATIONS
4.1 자원 할당
4.2 공통 부수식
4.3 코드 이동(Code Motion)
4.4 공통 인수 분해
4.5 교환 법칙과 결합 법칙
4.6 기타 최적화 기법들
4.7 플립플롭과 래치의 최적화
4.7.1 플립플롭 생성 방지
4.7.2 래치 생성 방지
4.8 디자인 크기(Design Size)
4.9 괄호의 사용

CHAPTER 5 VERIFICATION
5.1 테스트 벤치
5.2 할당 문장에서 사용된 지연 시간
5.3 연결되지 않은 단자
5.4 사라진 래치
5.5 지연 시간에 대한 추가 사항
5.6 Event-List
5.7 합성 지시자
5.8 비동기 Preset의 사용
5.9 Blocking과 Non-blocking 할당문
5.9.1 조합회로
5.9.2 순차회로

APPENDIX A SYNTHESIZABLE CONSTRUCTS
APPENDIX B AGENERIC LIBRARY
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