간편결제, 신용카드 청구할인
인터파크 롯데카드 5% (201,160원)
(최대할인 10만원 / 전월실적 40만원)
북피니언 롯데카드 30% (181,740원)
(최대할인 3만원 / 3만원 이상 결제)
NH쇼핑&인터파크카드 20% (171,740원)
(최대할인 4만원 / 2만원 이상 결제)
Close

Advanced Computer Arithmetic Design

소득공제

2013년 9월 9일 이후 누적수치입니다.

공유하기
정가

213,880원

  • 211,740원 (1%할인)

    6,360P (3%적립)

할인혜택
적립혜택
  • S-Point 적립은 마이페이지에서 직접 구매확정하신 경우만 적립 됩니다.
추가혜택
  • 4/20(토) 이내 발송 예정  (서울시 강남구 삼성로 512)
  • 무료배송
    • 주문수량
    감소 증가
    Advanced Computer Arithmetic Design

    211,740원

    위로

    • 이벤트/기획전

    • 연관도서

    • 상품권

    AD

    이상품의 분류

    목차

    Prefacep. xi
    Acknowledgmentsp. xiii
    Notationp. xv
    Integer Additionp. 1
    Backgroundp. 1
    Ripple Adders; Manchester Carry Chainp. 2
    Carry Skip Adders; Multilevel Carry Skipp. 2
    Carry-Select and Conditional-Sum Addersp. 3
    Carry Lookahead Adders; Canonic Addersp. 4
    Ling Addersp. 6
    Adder Implementationsp. 7
    An ECL Ling Adderp. 10
    Group Generatesp. 10
    Lookahead Networkp. 10
    Final Sump. 13
    Critical Pathp. 14
    Implementationp. 14
    A CMOS Ling Adderp. 14
    Group Generatesp. 16
    Lookahead Networkp. 17
    Final Sump. 18
    Critical Pathp. 119
    Implementationp. 20
    Conclusionp. 21
    Floating-Point Additionp. 23
    Improved Algorithms for High-Speed FP Additionp. 23
    A Brief Review of FP Addition Algorithms (A1 and A2)p. 24
    A New Algorithm: A3 (Two Path with Integrated Rounding)p. 27
    Summaryp. 33
    Variable-Latency FP Additionp. 33
    Variable-Latency Algorithmp. 34
    Two-Cycle Algorithmp. 34
    One-Cycle Algorithmp. 36
    Performance Resultsp. 38
    Conclusionp. 42
    Multiplication with Partially Redundant Multiplesp. 43
    Introductionp. 43
    Backgroundp. 43
    Add and Shiftp. 43
    Dot Diagramsp. 45
    Booth's Algorithmp. 46
    Booth 3p. 47
    Booth 4 and Higherp. 50
    Redundant Boothp. 50
    Booth 3 with Fully Redundant Partial Productsp. 50
    Booth 3 with Partially Redundant Partial Productsp. 52
    Dealing with Negative Partial Productsp. 52
    Booth with Biasp. 53
    Choosing the Right Constantp. 55
    Producing the Multiplesp. 57
    Redundant Booth 3p. 57
    Redundant Booth 4p. 58
    Choosing the Adder Lengthp. 63
    Conclusionp. 63
    Multiplier Topologiesp. 65
    Review of Issues in Partial-Product Summationp. 66
    Regular Topologiesp. 68
    Array Topologiesp. 69
    Tree Topologiesp. 75
    Effects of the Number of Tracks per Channelp. 85
    Irregular Topologiesp. 89
    Wallace Treep. 89
    Algorithmic Generationp. 89
    Conclusionp. 99
    Technology Scaling Effects on Multipliersp. 101
    Effects of Smaller Feature Sizesp. 101
    Wire Effectsp. 102
    Binary Trees vs Procedural Layoutsp. 106
    Scaling Effects on Encoding Schemesp. 109
    Topologyp. 110
    Area [times] Time Productp. 112
    Pipeliningp. 113
    Powerp. 114
    Encoding Schemesp. 115
    Topologyp. 115
    Conclusionp. 116
    Design Issues in Divisionp. 117
    Introductionp. 117
    System Level Studyp. 118
    Instrumentationp. 118
    Method of Analysisp. 119
    Resultsp. 120
    Instruction Mixp. 120
    Compiler Effectsp. 120
    Performance and Area Tradeoffsp. 122
    Shared-Multiplier Effectsp. 125
    Shared Square Rootp. 127
    On-the-Fly Rounding and Conversionp. 128
    Consumers of Division Resultsp. 129
    Conclusionp. 130
    Minimizing the Complexity of SRT Tablesp. 133
    Theory of SRT Divisionp. 134
    Recurrencep. 134
    Choice of Radixp. 135
    Choice of Quotient Digit-Setp. 135
    Implementing SRT Tablesp. 138
    Divisor and Partial-Remainder Estimatesp. 138
    Uncertainty Regionsp. 139
    Reducing Table Complexityp. 140
    Experimental Methodologyp. 143
    TableGenp. 143
    Table Synthesisp. 145
    Resultsp. 145
    Same-Radix Tradeoffsp. 145
    Higher Radicesp. 147
    Conclusionp. 150
    Very High-Radix Divisionp. 153
    Taylor Series Expansionp. 153
    Algorithm Ap. 154
    Number of Accurate Bits per Iterationp. 157
    Representing X Using Redundancyp. 161
    Algorithm Bp. 162
    Number of Accurate Bits per Iterationp. 164
    Representing X Using Redundancyp. 170
    Algorithm Cp. 171
    Theoryp. 171
    Lookup-Table Constructionp. 173
    Booth Recodingp. 173
    Error Analysisp. 175
    Optimization Techniquesp. 175
    Discussionp. 178
    Related Algorithmsp. 179
    Cyrix Short-Reciprocal Algorithmp. 179
    Comparison with the Newton-Raphson Methodp. 179
    Comparison with the IBM RISC System/6000p. 181
    Comparison with MacLaurin Seriesp. 181
    Conclusionp. 182
    Using a Multiplier for Function Approximationp. 183
    Proposed Method: Implementationp. 183
    Partial-Product Arrayp. 183
    Related Workp. 186
    Implementationp. 187
    Summary of Implementationp. 192
    Proposed Method: Derivationp. 192
    Algorithm 1: Describing an Operation as a Signed PPAp. 192
    Algorithm 2: Adapting the Signed PPA to the Multiplier's PPAp. 200
    Performance and Comparisonsp. 203
    Summary of Derivationp. 207
    Reciprocal, Division, and Square Rootp. 207
    Reciprocal Operationp. 208
    Division Operationp. 213
    Square-Root Operationp. 220
    Conclusionp. 230
    FUPAp. 235
    Introductionp. 235
    Backgroundp. 237
    Components of FUPAp. 237
    Technology Scalingp. 238
    Latency Component of FUPAp. 239
    Derivation of Delay Scale Factorp. 239
    Area Component of FUPAp. 240
    Derivation of Area Scale Factorp. 240
    Relationship between Area, Operating Frequency, and Powerp. 241
    Application Profilingp. 242
    Computation of FUPAp. 243
    Microprocessor FPU Comparisonsp. 244
    Effective and Normalized Effective Latency of Microprocessor FPUsp. 244
    Die-Area and Normalized-Die-Area Usage of Microprocessor FPUsp. 246
    FUPA of Microprocessor FPUsp. 247
    Limitations of FUPAp. 249
    Conclusionp. 249
    High-Speed Clocking Using Wave Pipeliningp. 251
    Backgroundp. 251
    Pipelining and Wave Pipeliningp. 252
    Wave Pipeline Researchp. 253
    Theoryp. 254
    Minimum Clock Period for Traditional Pipelinesp. 254
    Minimum Clock Period for Wave Pipelinesp. 256
    Device Technologies: Applicability and Performancep. 259
    Performance Limits of Wave Pipeliningp. 260
    Path-Length Imbalancep. 261
    Data Dependencesp. 261
    Fabrication Processp. 262
    Environmental Variationp. 263
    CMOS Process and Environmental Performance Limitsp. 264
    Design Optimizationsp. 265
    Rough Tuningp. 266
    Fine Tuningp. 266
    CMOS Delay Compensationp. 270
    SNAP Wave-Pipeline Demonstration VLSIp. 273
    Bipolar Population Counterp. 273
    CMOS Multipler Circuitp. 273
    CMOS VLSI Vector Unitp. 274
    Conclusionp. 283
    Rational Arithmeticp. 285
    Introductionp. 285
    Continued Fractionsp. 287
    The M-log-Fraction Transformationp. 290
    The Signed-Digit M-log Fractionp. 292
    A Rational-Arithmetic Unitp. 293
    Linear Fractional Transformationp. 297
    Quadratic Transformationsp. 298
    A Shift-and-Add-Based Rational-Arithmetic Unitp. 298
    Implementing the Bilinear Function (ax + b)/(cx + d)p. 299
    VLSI Implementation of Rational Arithmetic Unitsp. 301
    Higher-Radix Rational Arithmeticp. 302
    Related Workp. 304
    Conclusionsp. 306
    Historical Notes on Continued Fractions in Arithmeticp. 306
    Bibliographyp. 309
    Indexp. 321
    Table of Contents provided by Syndetics. All Rights Reserved.

    책소개

    This volume presents the results of a decade's research in innovative and progressive design techniques. Covering all the most important research topics in the field, Advanced Computer Arithmetic Design is the most up-to-date and comprehensive treatment of new research currently available.

    저자소개

    Flynn, M. J./ Oberman, Stuart F./ Flynn, Michael J [저] 신작알림 SMS신청
    생년월일 -

    해당작가에 대한 소개가 없습니다.

    컴퓨터 분야에서 많은 회원이 구매한 책

      리뷰

      0.0 (총 0건)
      리뷰쓰기

      100자평

      작성시 유의사항

      평점
      0/100자
      등록하기

      100자평

      0.0
      (총 0건)

      판매자정보

      • 인터파크도서에 등록된 오픈마켓 상품은 그 내용과 책임이 모두 판매자에게 있으며, 인터파크도서는 해당 상품과 내용에 대해 책임지지 않습니다.

      상호

      (주)교보문고

      대표자명

      안병현

      사업자등록번호

      102-81-11670

      연락처

      1544-1900

      전자우편주소

      callcenter@kyobobook.co.kr

      통신판매업신고번호

      01-0653

      영업소재지

      서울특별시 종로구 종로 1(종로1가,교보빌딩)

      교환/환불

      반품/교환 방법

      ‘마이페이지 > 취소/반품/교환/환불’ 에서 신청 또는 1:1 문의 게시판 및 고객센터(1577-2555)에서 신청 가능

      반품/교환가능 기간

      변심 반품의 경우 출고완료 후 6일(영업일 기준) 이내까지만 가능
      단, 상품의 결함 및 계약내용과 다를 경우 문제점 발견 후 30일 이내

      반품/교환 비용

      변심 혹은 구매착오로 인한 반품/교환은 반송료 고객 부담
      상품이나 서비스 자체의 하자로 인한 교환/반품은 반송료 판매자 부담

      반품/교환 불가 사유

      ·소비자의 책임 있는 사유로 상품 등이 손실 또는 훼손된 경우
      (단지 확인을 위한 포장 훼손은 제외)

      ·소비자의 사용, 포장 개봉에 의해 상품 등의 가치가 현저히 감소한 경우
      예) 화장품, 식품, 가전제품(악세서리 포함) 등

      ·복제가 가능한 상품 등의 포장을 훼손한 경우
      예) 음반/DVD/비디오, 소프트웨어, 만화책, 잡지, 영상 화보집

      ·시간의 경과에 의해 재판매가 곤란한 정도로 가치가 현저히 감소한 경우

      ·전자상거래 등에서의 소비자보호에 관한 법률이 정하는 소비자 청약철회 제한 내용에 해당되는 경우

      상품 품절

      공급사(출판사) 재고 사정에 의해 품절/지연될 수 있음

      소비자 피해보상
      환불지연에 따른 배상

      ·상품의 불량에 의한 교환, A/S, 환불, 품질보증 및 피해보상 등에 관한 사항은 소비자분쟁해결 기준 (공정거래위원회 고시)에 준하여 처리됨

      ·대금 환불 및 환불지연에 따른 배상금 지급 조건, 절차 등은 전자상거래 등에서의 소비자 보호에 관한 법률에 따라 처리함

      (주)KG이니시스 구매안전서비스서비스 가입사실 확인

      (주)인터파크커머스는 회원님들의 안전거래를 위해 구매금액, 결제수단에 상관없이 (주)인터파크커머스를 통한 모든 거래에 대하여
      (주)KG이니시스가 제공하는 구매안전서비스를 적용하고 있습니다.

      배송안내

      • 교보문고 상품은 택배로 배송되며, 출고완료 1~2일내 상품을 받아 보실 수 있습니다.

      • 출고가능 시간이 서로 다른 상품을 함께 주문할 경우 출고가능 시간이 가장 긴 상품을 기준으로 배송됩니다.

      • 군부대, 교도소 등 특정기관은 우체국 택배만 배송가능합니다.

      • 배송비는 업체 배송비 정책에 따릅니다.

        • - 도서 구매 시 15,000원 이상 무료배송, 15,000원 미만 2,500원 - 상품별 배송비가 있는 경우, 상품별 배송비 정책 적용

      파워링크 광고

      신청하기